Xilinx Vivado users group（Xilinx VIVADO用户群活动）回顾
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浏览次数： 发布时间:2015-07-18
Xilinx VIVADO用户群活动于2014年10月16日在北京中关村皇冠假日酒店隆重举行。受到Xilinx大学计划和Xilinx亚太区传媒经理张俊伟共同邀请，参加了这次盛会。这次盛会可谓规模空前，美国Xilinx公司不但派出Vivado研发团队的专家，而且Xilinx CTO Ivo Bolsens也亲临现场。Xilinx Vivado研发团专家队和Xilinx北京研发中心的宋传华博士进行了几个专题的演讲，内容涉及UltraFast设计方法学、Vivado时序收敛的方法、HLS工具的深度解读。在大会期间，中国移动研究院、华桑电子公司、华为公司和其它公司的Xilinx客户代表进行了精彩的演讲，内容涉及到All Programmable器件在下一代通信系统的应用、HLS工具在视频图像处理的应用、Vivado时序改善方法，以及Vivao Tcl脚本的应用技巧。
作为Xilinx CTO ，Ivo Bolsens博士的演讲可以是整场论坛演讲中最为精彩的，他在论坛的上午和下午先后进行了两场主题演讲。他演讲的亮点主要包括：
（1） Xilinx FPGA的发展趋势和工艺。
（2） Zynq-7000 All Programmable器件在无线和有线通信系统中的应用优势。尤其特别提到了软件定义网络SDN。
（3） Xilinx推出的Vivado HLS高级综合工具，对FPGA设计方法的改变，是的从传统的通过HDL对FPGA进行编程，转换到通过C/C++/System C语言对FPGA直接进行建模，然后由HLS工具进行转换得到RTL的描述。这是对传统FPGA设计方法学的一次重大改进。
（4） Xilinx Vivado工具的特色和优势。
（5） Xilinx开始进行下一代SOC器件的研究工作。当然，我想未来将看到xilinx在更先进的半导体工艺上，设计出功能更加强大的SoC器件。这也预示着，未来在服务器市场和一些传统X86占有优势的领域中，竞争更加激烈。推动的设计方法的不断发展，为信息技术的快速发展注入了新的动力。
Xilinx Vivado研发团队的专家在介绍时序收敛的时候，重点介绍了时序收敛的指导性原则，并通过一些例子进行说明。
在会议期间，研发团队的专家和Xilinx的几大客户进行了面对面的交流和沟通，主要问题集中在以下几个方面：
（1）传统的时序收敛方面的问题，我印象特别深刻的是，Vivado团队专家一致性的建议是对于设计来说，一定要注重RTL级的设计效率，也就是说，RTL级的设计好坏直接影响到后面的物理实现问题。如果前面的RTL的描述如果效率不是很高，单独的靠Vivado工具也是很难完全的解决时序收敛的问题。根据我的理解，这也是长期困扰中国FPGA设计的一个问题，也再次验证了我再书中经常提到的，必须注重RTL级的编码效率的问题，不能指望工具可以解决一切问题。
（2）针对客户提出的，VIVADO工具占用电脑硬盘过大的问题，Xilinx Vivado专家给出了下面的解决方法，一是使用VIVADO调试工具提供的远程调试功能，二是Xilinx在明年会针对客户的需求，提供一个独立的下载和调试工具包，这样满足客户在现场调试的需求。
（3）我们都知道Xilinx Vivado工具提供了强大的Tcl脚本功能，使得比起ISE工具来说，用户有更多的对FPGA底层的干预能力，从而帮助工程师更好的实现时序收敛的控制。Tcl脚本和Cadence提供的脚本风格非常相似，其目的在于未来在主流EDA工具厂商的EDA工具上，可以更加容易的实现FPGA设计的移植。
在论坛上，我印象特别深的是，在论坛即将结束的时候，用户向Ivo问起来，我们都知道半导体最领先的工艺体现在Intelx86处理器上，xilinx有没有可能赶上并超过x86工艺的时候，我觉得这个问题很敏感，但是ivo给出了精彩的回答，其实在理论上，工艺是不成问题的，当然这是要考虑到用户的需求。终于明白，用户至上，用户需求是Xilinx永远追求的目标，当然，也就不难理解Xilinx FPGA设计平台和设计手段的发展，为全球信息技术的发展注入了强大的动力。
虽然这次Xilinx中国区的论坛组织的相当精彩，而且Xilinx中方主持人员Melissa的表现非常的出色，但是任何事情都不是完美无缺的，我在提交给Xilinx的调查表上，希望以后在这种高级别的论坛上，可以预先搜集更多VIVADO用户的问题，分类整理。
但是，很遗憾的是，虽然我也有问题准备向VIVADO团队专家提问，无奈提问的问题太多，所以作罢，留在我后面通过邮件和VIVADO团队专家进行交流，因为他们在我编写VIVADO教程的过程中，提供了大量的帮助，所以在此也感谢一下他们。
何宾